摘要：介绍一种新型PowerPC440GP型32住高性能微控制器，提出一种基于PowerPC440GP的网络服务器嵌入式系统硬件设计方案并给出部分设计细节，然后讨论基于此硬件平台的嵌入式操作系统VxWorks的开发、移植及BSP引导程序的开发流程。

　　关键词：精简指令集计算机(RISC)；PowerPC440GP；VxWorks BSP；BootROM

　　1 引言

　　PowerPC440GPIBM公司推出的高性能32位RISC嵌入式处理器，片上集成了PowerPC440内核及各种丰富的外围设备接口资源，最高速度可达500 MHz，适合应用在嵌入式产品诸如交换机、路由器、网络服务器等台式设备中。本文针对该处理器的特点提出一种针对网络服务器的较为通用的应用系统设计方案控制工程网版权所有，并对此方案的关键软硬件技术进行讨论。

　　2 PowerPC440GP的特点与性能

　　128位处理器局部总线(PLB)可提供峰值为4.2GB/s的读写能力，用来访问PCI，DDR SDRAM等高性能设备控制工程网版权所有，采用36位地址路径，能提供64 GB内存寻址能力。

　　32位片上外围设备总线(0PB)连接串

　　10位寻址的DCR总线访问PLB总线上各种主从设备的状态与控制寄存器。

　　拥有64位片上双倍速率DDR SDRAM控制器，最多可提供4个设备片选信号。

　　拥有最高频率133MHz的64位PCI接口。

　　可支持8个外设的32位外部总线控制器。

　　2个10 MB/s/100 MB/s片上以太网控制器。

　　2个串口和2个I2C口。

　　32个通用输入输出口GPIO。

　　13个外部中断和45个内部中断资源。

　　CPU工作频率可在400 MHz、466 MHz、500MHz频率下通过初始化配置选择，一般功耗小于4W。

　　电源：逻辑电压为1.8 V，DDR SDRAM接口电压为2.5Vwww.cechina.cn，I/O口电压为3.3V。

　　3 应用系统设计方案

　　该网络服务器平台以PowerPC440GP为核心，进行了必要的扩展，系统结构框图如图1所示。

　　系统包含PowerPC440GP处理器及其上电复位电路、电源电路、系统时钟电路、DDR内存及扩展电路、程序存储及启动调试Flash电路，1个连接在I2C总线上提供启动配置的EEPROM，用于ICE调试的JTAG口，以及以太网口、串口等通信接口。

　　3.1 电源电路设计

　　本系统共需1.8 V和2.5 V、3.3 V 3种电源，其中由开关电源为系统提供统一的3.3 V电源和地平面，选用LP3963ES-2.5型LDO提供2.5 V电压，该电路的最大负载电流可达3 A，能满足系统需要。以2.5 V为输入，选用的TPS77518型DC/DC转换器提供1.8 V电压，可有效减少二次电源的功率损耗。

　　3.2 CPU时钟电路设计

　　本系统采用一个33.33 MHz的外部晶体振荡器连接到CPU的Sysclk引脚作为外部输入的低频时钟源，然后通过初始化配置片内锁相环(PLL)将外部输入的低频时钟源倍频，为系统提供高频系统时钟。

　　3.3 DDR SDRAM电路设计

　　由于PowerPC440GP的DDR SDRAM接口具有最高64位数据总线和8位ECC纠错位，所以选用5个HY5DU281622ETP-M作为板上内存模块，该电路结构为8 Mxl6 bits，5个内存电路共用1个bankSel0片选空间，其中4个内存电路构成数据总线为64位的数据存储区，内存容量为64 M字节，另外1个内存电路的低8位用作ECC。还可扩展1个184针的DIMM(必须采用72位的ECC内存条)。内存模块各电路及DIMM的时钟由PowerPC440GP的Memclkout0引脚提供(其频率等于PLB总线时钟，一般为100 MHz或133 MHz)。为了保证各器件时钟同步．引入CY2309时钟匹配器件，该器件拥有内部时钟锁相环CONTROL ENGINEERING China版权所有，可以将引脚输出的时钟信号分成9条相位频率完全相同的时钟信号(5条供给芯片，4条供给DIMM)，并且可以避免任一时钟信号反射对其他时钟造成的影响。DDRSDRAM模块采用SSTL-2信号标准，工作电压为2.5 V。进行布板设计时要重点考虑Data/DM/DQS等信号线的走线及度、信号线的端接方法及符合SSTL-2信号要求的端接电压VTT和输入考电压信号VREF的电路设计。Data/DM/DQS等信号线应尽量采用相同的走线结构并严格保持等长。信号线末端的端接推荐使用串并联方式，如图2所示。里串联端接电阻器的阻值一般为22 Ω控制工程网版权所有，并联端接电阻器阻值一般为25 Ω控制工程网版权所有，位置应尽量靠近信号接收端引脚，可有效减少