当A/D接收到CCD信号并将CCD每一个像素点的电压值转换成12位精度的数字量，送入FIFO中，通过CPLD的逻辑控制解决FIFO和A/D之间的速度不匹配问题，并控制FIFO的数据传输给计算机并行口。
 
　　CPLD对整个采集系统进行控制，包括2选1数据选择电路、工作触发电路、CCD积分时间选择电路、FIFO工作状态控制电路，电路图如图2所示。当采集准备就绪，由CCD的采集使能脉冲对采集卡的各个芯片进行初始化CONTROL ENGINEERING China版权所有，此后，由CCD的采集脉冲通过AD的ENCODE端向AD发出采集脉冲，当AD一次采集完成之后DAV发出高脉冲，此脉冲作为FIFO的写脉冲信号。同时采集脉冲也向数字比较器中的计数器发出计数脉冲，并行口同时检测采集脉冲和读取脉冲的数目，当读取脉冲的数目少于采集脉冲的数目时，并行口向FIFO中读取数据，这样既可以保证FIFO内不会残留有数据，也可以保证读写脉冲能以最短的时间结束，大大缩短了采集时间。一次采集完成之后，等待CCD发出下一次采集的指令。其中并行口向FIFO中读取数据时控制工程网版权所有，每次数据将分成2次读取，每次读取总位数的一半，并加上高低识别位，以使数据读入计算机中后计算机能够分别识别高低位。
 
　　在采集系统中选择合适的芯片将使得采集系统的采集速度达到并行口的最大传输速度，精度最大可达14位。由于采集系统通过并行口与计算机进行通信，避免了计算机硬件电子器件对采集卡的电磁干扰，因此具有良好的抗干扰性。

　　采集系统的驱动程序
　　VC++对底层的操作能力非常强大，可以方便地实现对并行口的读写及操作，而且后期对采集的信号进行分析处理也非常方便，通过VC++封装动态链接库(DLL)作为采集系统的驱动程序，主要封装以下几个函数。

　　BOOL PASCAL EXPORT PTC_Open (PTC_HANDLE *phPTC);//打开并行口
　　void PASCAL EXPORT PTC_Close(PTC_HANDLE