目前，嵌入式系统已经广泛应用于通信、消费类电子产品等许多领域。然而，在许多应用中，处理器的接口总线速度成为制约系统性能的瓶颈。本文将以嵌入式实时视频数据存储系统为例，说明如何利用FPGA作为嵌入式处理器的数据协处理器，利用CPLD进行主处理器与协处理器之间数据通信的方案来解决处理器接口总线速度对系统性能的影响。该方案对解决类似的问题具有一定的参考作用。

     1 系统组成
    如图l所示，系统主要由4部分组成：嵌入式处理器、CPLD、FPGA及视频图像压缩输入部分。

   (1)嵌入式处理器

    采用Sigma Design生产的双核结构的数字图像处理芯片EM8560。它内嵌ARM7 TDMI内核和一个MEPG RJSC解码引擎，支持许多音/视频解码标准www.cechina.cn，如VCD、DVD-Video、AC-3.AAC以及MP3；支持AVI.IS0 MPEG-4、DivX格式以及静态JPEG图像；内置8KB指令Cache和8

KB数据Cache及8KB SRAM，片外最大支持32位16 M B SDRAM系统内存和最大16 32位8MB F1ash；I/O接口部分支持标准IDE (ATA/ATAPI-4/Ultra DMA)接口，支持16位地址/数据LocalBus总线。该总线采用异步方式进行数据传输，因此数据传输速率低，可靠传输1KB数据一般需用时100 us左右。

     (2)FPGA与CPLD

    采用Lattice的CPLD和A1tera的Cyclone FPGA，要求CPLD的引脚到引脚延时尽量小，来满足两片SDRAM数据切换的要求。

     (3)视频图像压缩输入部分
    视频A/D及编码部分采用Philips公司的SAA7114芯片，将输入模拟信号转换为ITU 656格式数字图像数据。MPEG.4编码压缩部分采用Intime公司的IME6400编码芯片www.cechina.cn，将数字图像数据压缩为MPEG-4的图像数据输出。其中IME6400输出接口有1KB的压缩数据输出缓冲区。该缓冲区数据最大保持时间为400 u s，即若在400 u s内不取完缓冲区数据，后来的压缩编码数据就会冲掉前面压缩的数据，造成视频数据的丢失。 

     2 系统原理与实现
    为了说明本设计如何利用FPGA和CPLD来解决慢速总线Local Bus对扩充系统性能的瓶颈限制，下面将分两部分来说明。

     (1)Local Bus总线速度对系统性能的影响

    由图1中虚线处所示，本系统的设计思想是将多路输入视频数据经过压缩编码后通过Local Bus总线输入到嵌入式处理器EM8560的内存中，再从内存写入IDE硬盘上进行存储。这也是EM8560设计的一个主要功能。但是，这种设计由于受到Local Bus总线速度的制约CONTROL ENGINEERING China版权所有，一般只能输入两路分辨率为D1的数字视频图像，要如框图中增加为4路、8路或更多路数据输入是不可能的。首先，MPEG-4编码芯片IME6400的1KB输出数据缓冲区的数据最多只能保持400 u s时间。400 us时间一到，IME6400将会向缓冲区写入新的数据；如果旧数据读不完，就会丢失数据。其次，Local Bus数据传输率低，IME6400通过向EM8560发中断到EM8560，通过Local Bus将IME6400 1KB输出缓冲区的数据读入需要100 us时间。最后，由于Local Bus总线接口内部不具有真正的DMA控制器，所以数据的传输需要占用处理器CPU的时间。如果EM8560正在将内存中数据向硬盘中写操作，IME6400中断到来www.cechina.cn，这时处理器要停止当前的写硬盘工作，执行中断处理程序，花100 us左右时间读入IME6400的编码数据；如果在这100 us内，又有一片IME6400的编码数据满发出中断，则处理器读完当前片的数据后又要去读另一片的数据；如果另一片IME6400在内存中的数据还没有写入硬盘，则新数据将会覆盖原来的数据，造成视频数据的丢失。同时，如果输入超过2片CONTROL ENGINEERING China版权所有，那CPU几乎都在中断的触发下读数据，无时间写硬盘，造成视频数据的丢失，也无时间去做其它的事情，这显然是不行的。因此，要想用这种设计在400 u s内传输4路图像或更多路图像数据到EM8