1 BCM1250处理器
　　BCM1250是Broadcom公司开发的基于MIPS架构的双内核、高性能64位RISC微处理器，采用0.13μm CMOS工艺制造，860引脚BGA封装（42.5×42.5mm），最高主频1GHz。芯片集成了两个名为“SB-1”的内核（CPU0和CPU1）。SB-1内核不仅实现了标准的MIPS64指令集架构，而且增加了MIPS-3D和MIPS-MDMX专用扩展指令。在1GHz时，两个内核具有4000MIPS或10Mpps的处理能力。

　　BCM1250是一种紧耦合共享内存对称式多处理器（SMP）。SMP系统定义为通过一个公共高速总线，将多个相同的处理器与内存和I/O设备等一系列外围设备连接起来的系统。“对称”意味着每个处理器在访问共享内存和外围设备时，访问机制相同。所谓“紧耦合”是指各内核个体之间距离很近，并通过一个通用高速总线实现物理互连。这些内核通过公共高速总线共享一个全局内存模块（即共享内存）以及诸多外围设备。

点击看原图

　　图1是BCM1250的内部结构框

　　1.1 高性能双内核和大容量缓存

　　（1）两个64位MIPS内核SB-1。每个内核能够在一个时钟周期发射4条指令。每个内核包含32KB 4路组关联指令缓存和32KB 4路组关联数据缓存，64位入口的全关联TLB（Translation Lookaside Buffer）。

　　（2）两个SB-1共享4路组关联二级高速缓存（L2 Cache），每路128KB，共512KB。与其它系统不同的是，内核与I/O DMA主设备共享这片缓存，就像缓存处于内核和SDRAM（内存）之间，所有对内存的访问都在二级缓存中检验。并且，每路Cache可以单独设置为存储器模式，作为存储器使用CONTROL ENGINEERING China版权所有，而且速度不变。

　　（3）面向网络分组处理优化的片内公共高速总线ZbbusCONTROL ENGINEERING China版权所有,256位（１个缓存线长cache line）数据宽度，速率是ＣＰＵ主频的一半，将两个ＣＰＵ、Ｌ２ Cache、SDRAM控制器和I/O桥等连接起来。总线使用MESI协议以保证两个CPU、L2 Cache、内存和外部设备的数据的一致性。

　　（4）两个内核之间可以通过指令（ll、lld、sc和scd指令）和中断等方式进行通信。每个内核含有一个邮箱（mailbox）寄存器。当一个内核通过Zbbus总线访问另一个内核的邮箱寄存器时，产生中断。

　　1.2 外围控制模块和多类型通信接口

　　（1）DDR SDRAM控制器包括两个通道，每个通道64位数据宽度，另加8位ECC数据CONTROL ENGINEERING China版权所有，支持两条JEDEC标准的133MHz DDR DIMM。每个通道的带宽高达16Gbps。如果采用DRAM芯片，辅以严格的走线控制，速度可达到200MHz，带宽高达50Gbps。ECC单元能够检测2位错误，纠正1位错误。

　　（2）一个遵循PCI2.2标准的PCI接口，32位数据宽度，最高速率66MHz。内部PCI仲裁器支持4个外部设备。

　　（3）一个遵循HyperTransport 1.03标准的HyperTransport接口（简称HT接口）。HyperTransport的性能比PCI总线高，是PCI总线的升级换代产品，由AMD公司在1999年的微处理器论坛上首先提出。HT设备采用标准的PCI配置方法。发送和接收的数据宽度都是8位。HT总线的参考时钟是100MHz，但是发送数据的速率可以是参考时钟的6位，而且时钟的上下边沿都能触发。

　　（4）三个遵循IEEE802.3标准的MAC控制器，支持10Mbps、100Mbps、1Gbps以太网接口，可以运行在全双工或者半双工模式，可以设置收发数据包的最大长度和最短长度，甚至支持16K～1B的大包。MAC控制器支持VLAN——一个便于组建虚拟局域网的标志。不仅如此CONTROL ENGINEERING China版权所有，控制器还能够识别以太网包的类型、Ipv4包的校验和TCP/UDP包的校验和，并且能够根据数据包的目的地址进行过滤，选择是否接收广播包。控制器包含32位RMON统计寄存器，可以统计接收和发送的数据量、失败次数、CRC出错次数等。所以，有的资料将BCM1250称作网络处理器控制工程网版权所有，因为其MAC的功能比普通MAC强大。

　　1 BCM1250处理器

　　BCM1250是Broadcom公司开发的基于MIPS架构的双内核、高性能64位RISC微处理器，采用0.13μm CMOS工艺制造，860引脚BGA封装（42.5×42.5mm），最高主频1GHz。芯片集成了两个名为“SB-1”的内核（CPU0和CPU1）。SB-1内核不仅实现了标准的MIPS