时钟电路的设计对于DSP系统非常重要,这里结合一些网上的资料和个人的工作体会做一些介绍,不当之处请专家指正。
时钟电路设计原则:
1、系统中要求多个不同频率的时钟信号时www.cechina.cn,首选可编程时钟芯片,这样有利于时钟信号的同步;
2、单一时钟信号时,一般的应用建议选择晶体时钟电路;
3、多个同频时钟信号时,可选择有源的晶振作为时钟电路;
4、尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性;
5、C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路;
6、VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V,建议采用晶体时钟电路;
时钟电路主要使用无源晶体与有源晶振两种设计方式。
无源晶体与有源晶振的区别、应用范围及用法:
1、无源晶体——无源晶体
2、有源晶振——有源晶振不需要DSP的内部振荡器CONTROL ENGINEERING China版权所有,信号质量好,比较稳定,而且连接方式相对简单(主要是做好电源滤波,通常使用一个电容和电感构成的PI型滤波网络,输出端用一个小阻值的电阻过滤信号即可),不需要复杂的配置电路。有源晶振通常的用法:一脚悬空,二脚接地,三脚接输出,四脚接电压。相对于无源晶体,有源晶振的缺陷是其信号电平是固定的,需要选择好合适输出电平,灵活性较差,而且价格高。对于时序要求敏感的应用,个人认为还是有源的晶振好,因为可以选用比较精密的晶振,甚至是高档的温度补偿晶振。有些DSP内部没有起振电路,只能使用有源的晶振,如TI的6000系列等。有源晶振相比于无源晶体通常体积较大,但现在许多有源晶振是表贴的,体积和晶体相当,有的甚至比许多晶体还要小。
几点注意事项:
1、需要倍频的DSP需要配置好PLL周边配置电路,主要是隔离和滤波;
2、20MHz以下的晶体晶振基本上都是基频的器件,稳定度好,20MHz以上的大多是谐波的(如3次谐波、5次谐波等等),稳定度差,因此强烈建议使用低频的器件,毕竟倍频用的PLL电路需要的周边配置主要是电容、电阻、电感CONTROL ENGINEERING China版权所有,其稳定度和价格方面远远好于晶体晶振器件;
3、时钟信号走线长度尽可能短,线宽尽可能大,与其它印制线间距尽可能大,紧靠器件布局布线,必要时可以走内层,以及用地线包围;
4、通过背板从外部引入时钟信号时有特殊的设计要求,需要详细参考相关的资料。
此外还要做一些说明:
总体来说晶振的稳定度等方面好于晶体,尤其是精密测量等领域,绝大多数用的都是高档的晶振,这样就可以把各种补偿技术集成在一起,减少了设计的复杂性。试想,如果采用晶体,然后自己设计波形整形、抗干扰、温度补偿,那样的话设计的复杂性将是什么样的呢?我们这里设计射频电路等对时钟要求高的场合,就是采用高精度温补晶振的,工业级的要好几百元一个。
特殊领域的应用如果找不到合适的晶振,也就是说设计的复杂性超出了市场上成品晶振水平,就必须自己设计了,这种情况下就要选用晶体了,不过这些晶体肯定不是市场上的普通晶体控制工程网版权所有,而是特殊的高端晶体,如红宝石晶体等
等。
更高要求的领域情况更特殊,我们这里在高精度测试时采用的时钟甚至是原子钟、铷钟等设备提供的,通过专用的射频接插件连接,是个大型设备,相当笨重。